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一种快速SIMD浮点乘加器的设计与实现

吴铁彬  刘衡竹  杨惠  张剑锋  侯申  
【摘要】:本文设计和实现了5级全流水SIMD浮点乘加器,支持双精度和双单精度浮点乘法、乘累加(减)操作,用Modelsim和NC Verilog测试和验证了RTL代码实现,基于65nm工艺采用Synopsys公司的Design Complier工具综合硬件实现,运行频率可达714.286MHz,结果表明相比文献[3]中经典的低延迟乘加结构性能提升了17.89%,面积增加了6.61%,功耗降低了25.08%。

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