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一种320Mbps高速维特比译码器的设计和实现

刘昌清  杨知行  丁锐  翟长海  
【摘要】:本文实现了高速数字调制解调器中高速(2,1,7)卷积码的维特比译码器的设计和实现。该译码器针对加比选(ACS)模块采用并行化结构设计,并且在解码器的各个部分,在不影响译码性能的前提下,采用了一系列的简化设计,从而使译码器输出数据的速率达到160Mbps。

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