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基于折叠计数器的低功耗确定BIST方案

李鑫  梁华国  陈田  王伟  易茂祥  
【摘要】:集成电路的高的测试功耗和激增的测试数据量增加了测试成本。为了降低集成电路的测试成本,需要降低集成电路的测试高功耗和减少测试数据量。首先,本文提出一种贪心算法来计算相容扫描单元集合;然后根据相容扫描单元集合重构扫描链,并对扫描使能信号进行分组。在折叠计数器控制电路的基础上增加扫描使能控制电路,从而在移位过程控制扫描单元的扫描使能信号,关闭不需要的扫描单元以降低功耗。在ISCAS-89基准电路上进行的实验表明,该方法在移位阶段的平均功耗最多可以降低89.4%,数据压缩率最高能达到67.6%。

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