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《第二十一届计算机工程与工艺年会暨第七届微处理器技术论坛论文集》2017年
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28nm共享存储体模块物理设计及优化

刘洋  严煌  刘必慰  李振涛  詹武  
【摘要】:本文介绍了28nm下共享存储体物理设计,提出并实现了该模块底层Bank体布局,时钟优化的方法。采用层次化的物理设计方法,手工修改了共享存储体底层Bank体的结构,使顶层的关键路径上的数据通路延时减少了28%,位写使能信号(WEM)的延时减少28%,同时也使得底层Bank布局时绕线和拥塞减少。布局优化方面,通过分析通道间的数据流向调整布局使得底层Bank面积缩小了3%,顶层共享存储体模块面积缩小了10%左右。时钟优化方面,采用双倍线宽、双倍间距手工规划时钟树的方法,并手动添加了时钟树,使得时钟树延时缩小了41%左右。

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