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《第十五届计算机工程与工艺年会暨第一届微处理器技术论坛论文集(A辑)》2011年
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65nm工艺下32位PC加法器的设计与应用

唐茜茜  刘衡竹  郭海勇  
【摘要】:本文介绍了针对数字信号处理器设计的一种应用于地址生成单元和算术移位部件的加法器电路——PC加法器(Psum-Cout加法器),它可以根据不同应用添加求和选择电路或者求和电路,以实现所需功能。在65nm工艺下为减小漏流功耗,采用全静态CMOS电路。结果表明,在0.9V、65nm工艺下进行电路模拟,地址生成单元中加法器和选择电路合并后传播时间为345ps,算术移位部件中和输出传播时间为340ps,饱和位传播时间为280ps。
【作者单位】:国防科技大学计算机学院
【基金】:国家自然科学基金项目(60906014)
【分类号】:TP332.21

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