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The Design of A Hardware Sorter by FPGA for VLSI Verification

【摘要】:正 The growth in chip densities threatens the effectiveness of today's best mask verification tools with prohibitive runtime. This paper investigates a new architecture to accelerate VLSI mask checking and presents a hardware implementation of the edge sorting operation used in the edge_based scanline algorithm. The system is implemented on a printed circuit board which can be inserted into one of the slots of personal computer. Experimental data show that the edge sorter can offer gains in performance of one order of magnitude.

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