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USB3.0中CRC-32比较法的Verilog HDL并行实现

彭乐  吴从中  尹夕振  
【摘要】:CRC(Cyclic Redundancy Check)校验是高速数据传输设计的重要组成部分,能够充分保证数据传输的准确性。通用串行总线USB3.0的传输速度理论值规定为5 GT/S,这对数据传输的准确性提出了更高的挑战。通过对USB3.0链路层的研究,对比CRC-32实现的三种方法(0余数法、常数法及比较法),体现出了比较法在时间性能方面的优点。最后用Verilog HDL将CRC-32比较法并行实现,该方法进一步提高了数据处理速度,该设计方法对其他位数的CRC校验同样适用。设计模块可以作为USB3.0整体硬件设备构架的一个部分应用于实际工程当中。

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